长江存储 dft 工资

全部

硕士

3-5年

长江存储 dft 薪酬区间: 30K - 50K，其中100%的岗位拿￥30-50K以上

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30-50K
50K以上

长江存储 dft 薪酬区间：30K-50K，最多岗位拿 30-50K，取自近一年 24 个相关岗位，截至 2024-05-09

￥30-50K以上

100%的岗位拿

岗位平均工资

说明：岗位平均工资是以企业发布的招聘岗位为分析依据，建议结合职位类型及学历地区经验等查看。

长江存储 dft 历年工资变化

说明：数据取决于当年在线职位薪酬样本，并不能完全代表企业内部真实情况。仅供参考。

򀀉 11%

与同地区比

򀀉 12%

与同行比

说明：武汉 dft 平均工资￥38169 ，武汉电子技术/半导体/集成电路行业 dft 平均工资￥37955

长江存储相关岗位招聘工资

dft设计工程师

招聘学历要求：硕士最多

100% 硕士

长江存储 dft 需要什么学历？硕士占100%

按学历统计

硕士￥42.5K 򀀩

长江存储 dft 工资按学历统计，硕士工资￥42.5K，想知道其他学历工资，请点击查看。

招聘经验要求：3-5年最多

100% 3-5年

长江存储 dft 需要什么经验？ 3-5年占100%

按经验统计

3-5年￥43.3K 򀀩

长江存储 dft 工资按经验统计，3-5年工资￥43.3K，想知道其他经验工资，请点击查看。

长江存储 dft 工作地区：主要分布在上海

上海 24(100%) 򀀩

长江存储 dft 在哪些城市有办公地点？主要分布如下：上海占100%，想知道其他城市分别占比多少？请点击该模块查看，统计依赖近一年招聘职位，仅供参考。

长江存储 dft 历年需求趋势

长江存储 dft 历年招聘量变化

长江存储 dft 是做什么的

取自长江存储近一年相关招聘职位

DFT&STA engineer
上海-浦东新区 | 不限经验 | 硕士以上
20000-40000

岗位职责： STA:静态时序分析
1.负责Synthesis和STA环境的搭建，制定芯片的Timing SignOff标准和流程；
2.负责时序约束的脚本编写，进行多层次时序约束划分与交付；
3.参与芯片架构设计、时钟复位、低功耗设计等，负责芯片早期面积、性能、功耗的评估；
4.负责芯片的综合、一致性检查、时序分析和物理实现的可行性分析；
5.参与PR阶段的Timing分析，提出建设性方案，确保Layout的达成；
6.协助SOC工程师完成低功耗设计，负责UPF/CPF等低功耗约束脚本，以及完成PR后的低功耗检查；
7.协助数字设计工程师完成IP的CDC/lint检查、面积评估等。

岗位要求：
1.硕士及以上学历，微电子/电子信息/电子工程/计算机等相关专业, 5年以上工作经验；
2.精通综合、时序分析流程以及工具使用、综合脚本的编写；熟悉Verilog、Perl、TCL等设计和脚本语言；
3.熟悉一致性检查流程、低功耗检查流程，以及对应脚本的编写，对应工具如MVRC、Formality的熟练使用；
4.具有28nm及以下工艺节点下芯片量产经验者优先；
5.具有SOC设计、芯片集成、低功耗设计经验者优先；
6.较强的沟通表达能力、组织协调能力和团队合作精神
7.较强的逻辑思维能力、学习能力、创新能力、分析解决问题能力及抗压能力
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DFT设计工程师
上海-浦东新区 | 3-5年 | 硕士以上

40000-45000 򀀩